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芯片测试是确保芯片能够正常工作的关键步骤。对于SoC芯片测试，由于SoC的基础是深亚微米工艺，因此需要采用全新的测试方法。设计工程师必须在设计初期就做出测试规划，以确保每个功能元件都能得到充分的测试。因此，芯片测试在设计初期系统级芯片测试中是非常重要的。芯片测试
设计初期系统级芯片测试。SoC的基础是深亚微米工艺，因此，对Soc器件的测试需要采用全新的方法。由于每个功能元件都有其自身的测试要求，设计工程师必须在设计初期就做出测试规划。
基本信息
| 中文名 | 芯片测试 |
| 个晶体管 | 1亿 |
| 工具 | ATPG工具 |
| 软件 | 测试软件 |
准备规划
面临问题
此外，测试软件也面临着深亚微米工艺和频率不断提高所带来的新的测试问题。过去测试静态阻塞故障的ATPG测试模式已不再适用，在传统工具上添加功能模式却难以发现新的故障。较好的方式是，对过去的功能模式组进行分类以判断哪些故障无法检测，然后创建ATPG模式来捕获这些遗漏的故障类型。
随着设计容量的增大以及每个晶体管测试时间的缩短，为了找到与速度相关的问题并验证电路时序，必须采用同步测试方法。同步测试必须结合多种故障模型，包括瞬变模型、路径延迟和IDDQ。
业界一些公司认为，将阻塞故障、功能性故障以及瞬变/路径延迟故障结合起来也许是最为有效的测试策略。对深亚微米芯片和高频率工作方式，瞬变和路径延迟测试则更为重要。
要解决同步测试内核时的ATE精度问题，并降低成本，就必须找到一种新的方法，这种方法能简化测试装置的接口(瞬变和路径延迟测试要求测试装置接口处时钟准确)，同时能保证测试期间信号有足够的精确度。
对小型嵌入式内存块进行测试，无需另加门电路或控制逻辑。例如，向量转换测试技术可将功能模式转换为一系列的扫描模式。
与BIST方法不同，旁路内存块的功能输入不需要额外的逻辑电路。由于不需要额外的测试逻辑，SoC开发工程师可复用过去形成的测试模式。
高级ATPG工具不仅能并行测试宏而且能够确定是否存在冲突，以及详细说明哪些宏可并行测试，哪些宏为什么不可以并行测试。此外，即使宏时钟与扫描时钟相同(如同步存储器)，这些宏也可得到有效测试。
挑战
目前，密集双面板上的测试点还不够多，每个复杂的芯片都必须配备边界扫描电路。如果没有边界扫描，板级的制造缺陷查找就相当困难，甚至无法查找。借助于边界扫描，板级测试就极为容易，并且与芯片内的逻辑电路无关。边界扫描也可在生产的任一阶段将ATPG模式配置到芯片的扫描链上。
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